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# Expert Design Logic Asic H/F

- **Company:** Bull
- **Location:** Les Clayes-sous-Bois, France (Remote available)
- **Experience:** Expert
- **Contract:** Permanent contract
- **Skills:** Microarchitecture, Digital Electronics, Field-Programmable Gate Array (FPGA), Python (Programming Language), SystemVerilog, Verilog, VHSIC Hardware Description Language (VHDL), Application Specific Integrated Circuits, Git
- **Published:** July 18, 2026
- **Apply:** https://www.hellowork.com/fr-fr/emplois/81416689.html

## About the Role

* Ingénieur(e) ou formation équivalente Bac +5 ou plus en électronique numérique
 * Bonne communication dans un contexte de travail en équipe, en contact avec les autres équipes
 * Rigueur, autonomie et bon relationnel
 * Anglais courant (écrit et oral, coopération avec des collègues anglophones)

Compétences techniques :

 * 5ans d'expérience en conception ASIC/FPGA en SystemVerilog, Verilog, ou VHDL
 * Une bonne connaissance ou expérience dans un ou plusieurs des domaines suivants serait appréciée :
 * Langage Python
 * Outil de gestion des révisions de fichiers, notamment git, Anglais
VHDL
Git
Travail en équipe
ASIC
Python
Autonomie

## Description

Dans le cadre du développement d'ASICs de types contrôleur réseau, routeur et contrôleur de cohérence de cache à destination des serveurs haut de gamme et haute performance Bull nous recrutons un(e) Ingénieur() Design Logique.

Missions principales :

 * Vous participerez à l'écriture des spécifications de micro-architecture de l'ASIC
 * Vous développerez en SystemVerilog la vue RTL d'une partie des fonctions de l'ASIC, avec une attention particulière à la qualité et la généricité du code
 * Vous travaillerez en étroite collaboration avec :
 * L'équipe vérification afin d'établir un plan de vérification et d'assurer son suivi et la correction des problèmes soulevés par l'environnement de vérification
 * L'équipe design physique afin de corriger les problèmes remontés par cette équipe, y compris concernant le respect de la fréquence d'horloge cible et la surface occupée
 * Vous participerez à la validation de l'ASIC une fois sa fabrication effectuée


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