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# Ingénieur-Designer-Rtl-Fpga-Asic-Soc H/F

- **Company:** ELSYS Design
- **Location:** Cachan, France
- **Experience:** Starter
- **Salary:** €40,000.0 - €45,000.0
- **Contract:** Permanent contract
- **Skills:** Unit Testing, Field-Programmable Gate Array (FPGA), SystemVerilog, Verilog, VHSIC Hardware Description Language (VHDL), Vivado, Application Specific Integrated Circuits, Git
- **Published:** September 8, 2026
- **Apply:** https://www.hellowork.com/fr-fr/emplois/83124192.html

## About the Role

Diplome d'ingénieur en Electronique ou équibvalent - Niveau Bac +5:

 - Maitrise d'un langage de description RTL (VHDL, Verilog, SystemVerilog),
 - Première expérience en développement d'ASIC ou de FPGA,
 - Maitrise ou connaissance d'outils de conception (Quartus / Vivado / Libero),
 - Gestion de versions (GIT ou équivalent),
 - Anglais courant (écrit et oral)., Chez ELSYS Design, nous sommes tous ingénieurs, votre manager sera donc lui aussi issu de la technique. Il veillera à vous proposer des projets pertinents qui vous permettront de vous constituer une expérience riche, bâtie sur un socle de compétences recherchées.

Vous aimez relever des défis techniques ? Vous avez envie d'évoluer dans une ambiance humaine, bienveillante et responsabilisante ? D'intégrer une structure familiale, présentant les avantages d'un grand groupe ?, Git
ASIC
Quartus

## Description

La mission consiste à prendre en charge le design de plusieurs blocs d'un circuit intégré et/ou du top level.
Les principaux objectifs du poste sont :

 - Participer à la définition des fonctions et de l'architecture,
 - Description des modules à réaliser,
 - Implémentation de la description RTL de ces blocs,
 - Vérification de modules en Tests unitaires.
 - Intégration au niveau Top,
 - Elaboration et exécution du plan de vérification en collaboration avec l'équipe Vérification,
 - Suivi du développement (bug fix ou ajout de nouvelles features).

L'agence de rattachement de cette offre se situe à Paris.


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