> Markdown version of [/jobs/ext/2796238-ingeniero-a-de-diseno-asic-hibrido](https://www.wearedevelopers.com/jobs/ext/2796238-ingeniero-a-de-diseno-asic-hibrido). Every page supports `.md` or `Accept: text/markdown`. Links point to the HTML versions so they work for humans too. Agent guide: [/agents.md](https://www.wearedevelopers.com/agents.md). --- # Ingeniero/A De Diseño Asic, Hibrido - **Company:** Gmv - **Location:** Madrid, Spain (Remote available) - **Salary:** €28,500.0 - **Contract:** Apprenticeship - **Skills:** Logic Synthesis of Circuits, Field-Programmable Gate Array (FPGA), Reduced Instruction Set Computing, SystemVerilog, Verilog, VHSIC Hardware Description Language (VHDL), Working Model 2D, Vivado, Application Specific Integrated Circuits, Backend, Information Technology, GNSS - **Published:** September 8, 2026 - **Apply:** https://www.buscojobs.com.es/ingeniero-a-de-diseno-asic-hibrido-en-madrid-ID-369395403 ## About the Role Para este puesto, estamos buscando graduados en Ingeniería Electrónica, Telecomunicaciones, Informática o similar, con especialidad en el ámbito de la programación de hardware digital. Adicionalmente, buscamos perfiles con conocimientos de diseño digital RTL, arquitecturas FPGA, SoC o MPSoC, buses internos, integración de IPs y verificación funcional, así como experiencia previa en flujo ASIC y manejo de herramientas de simulación y síntesis. También valoraremos conocimientos previos de STA, DFT, scan, low-power, UPF, floorplanning o backend verificación con SystemVerilog, UVM, assertions o cocotb procesadores embebidos ARM/RISC-V y particionado hardware/software y experiencia con herramientas Synopsys, Cadence, Siemens EDA, Vivado o Vitis. ## Description Ingeniero/a de Diseño ASIC¿Quieres enfrentarte a nuevos retos sin renunciar a la estabilidad que da un grupo tecnológico de amplia experiencia? En GMV estamos ampliando nuestros equipos en la unidad de Navegación GNSS-User Segment para asumir proyectos relacionados con la tecnología de receptores. Nos gusta ir al grano, te vamos a contar lo que no está en la red. ¿A QUÉ RETO TE VAS A ENFRENTAR? Como parte del equipo de Receptores de GMV, tendrás un rol clave entre proyectos relacionados con la tecnología de receptores, contribuyendo al desarrollo de proyectos y productos con una fuerte participación en actividades de I+D. Principalmente participarás en la migración de una arquitectura actualmente implementada sobre Xilinx MPSoC / FPGA hacia una solución ASIC. Además, tendrás la oportunidad de trabajar en el análisis del diseño existente, identificación de bloques reutilizables, adaptación de la arquitectura hardware y definición del flujo de implementación ASIC. Tus principales tareas serían: - Definir y evolucionar la arquitectura objetivo para ASIC. - Desarrollar y adaptar bloques RTL (VHDL/Verilog/SystemVerilog). - Analizar y optimizar interfaces internas (buses, memorias, sincronización, clocks y resets). - Participar en verificación funcional, simulación y depuración del diseño. - Contribuir al flujo ASIC: síntesis, análisis temporal, CDC/RDC, DFT y cierre de diseño. - Documentar arquitectura, decisiones técnicas y resultados de validación. ¿QUÉ NECESITAMOS EN NUESTRO EQUIPO? Para este puesto, estamos buscando graduados en Ingeniería Electrónica, Telecomunicaciones, Informática o similar, con especialidad en el ámbito de la programación de hardware digital. Adicionalmente, buscamos perfiles con conocimientos de diseño digital RTL, arquitecturas FPGA, SoC o MPSoC, buses internos, integración de IPs y verificación funcional, así como experiencia previa en flujo ASIC y manejo de herramientas de simulación y síntesis. También valoraremos conocimientos previos de STA, DFT, scan, low-power, UPF, floorplanning o backend verificación con SystemVerilog, UVM, assertions o cocotb procesadores embebidos ARM/RISC-V y particionado hardware/software y experiencia con herramientas Synopsys, Cadence, Siemens EDA, Vivado o Vitis. ¿QUÉ TE OFRECEMOS? Modelo de trabajo híbrido y 8 semanas al año de teletrabajo fuera de tu área geográfica habitual Horario flexible de entrada y salida, y jornada intensiva viernes y verano. Desarrollo de plan de carrera personalizado, formación y ayuda para el aprendizaje de idiomas. Movilidad nacional e internacional. Te ofrecemos un relocation package. Retribución competitiva con revisiones continuas, retribución flexible y descuento en marcas. Programa Wellbeing: seguro médico, dental y de accidentes fruta y café gratis, formación en salud física, mental y económica, y ¡mucho más! En nuestros procesos de selección siempre tendrás contacto telefónico y personal, presencial u online, con nuestro equipo de talent acquisition. Promovemos la igualdad de oportunidades en la contratación comprometidos con la inclusión y la diversidad. Xilinx, MPSoC, FPGA, ASIC, RTL, VHDL, Verilog ## Related Videos - [More efficient software for more efficient microchips](https://www.wearedevelopers.com/videos/1164-more-efficient-software-for-more-efficient-microchips) - [Unlocking the potential of Digital & IT at Vodafone](https://www.wearedevelopers.com/videos/602-unlocking-the-potential-of-digital-it-at-vodafone) - [The Billion Dollar Machine: First Time Right.](https://www.wearedevelopers.com/videos/393-the-billion-dollar-machine-first-time-right) ## Related Articles - [Fully Remote Software Engineer Jobs](https://www.wearedevelopers.com/magazine/447-fully-remote-software-engineer-jobs) - [How software is steering vehicle technology](https://www.wearedevelopers.com/magazine/515-how-software-is-steering-vehicle-technology) - [Where to Find Entry-Level Software Engineering Jobs](https://www.wearedevelopers.com/magazine/397-where-to-find-entry-level-software-engineering-jobs) - [Where To Find Software Engineering Jobs](https://www.wearedevelopers.com/magazine/396-where-to-find-software-engineering-jobs) - [Is Software Engineering Over-Saturated?](https://www.wearedevelopers.com/magazine/418-is-software-engineering-over-saturated) - [Spanish Business Culture and Etiquette](https://www.wearedevelopers.com/magazine/353-spanish-business-culture-and-etiquette)