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# Ingeniero RTL ASIC - Diseña SoCs con Verilog/SystemVerilog

- **Company:** Cipherbit-Grupo Oesía
- **Location:** Rivas-Vaciamadrid, Spain
- **Contract:** Permanent contract
- **Skills:** Logic Synthesis of Circuits, Reduced Instruction Set Computing, SystemVerilog, Verilog, Application Specific Integrated Circuits
- **Published:** October 12, 2026
- **Apply:** https://www.jobleads.com/es/job/ingeniero-rtl-asic-disena-socs-con-verilog-systemverilog--rivas-vaciamadrid--ed43a5dfd874325f94ab8446e8c0c2a90

## About the Role

Se valorará experiencia de 6 años en diseño digital ASIC, Verilog/SystemVerilog, RTL y verificación funcional con herramientas Cadence/Synopsys; se prioriza conocimiento en ARM o RISC-V, tape-outs y tecnologías 22-65 nm.

## Description

Cipherbit-Grupo Oesía busca un/a profesional para unirse a un equipo multidisciplinar que diseña, desarrolla e integra soluciones ASIC/SoC de alto valor.

Se valorará experiencia de 6 años en diseño digital ASIC, Verilog/SystemVerilog, RTL y verificación funcional con herramientas Cadence/Synopsys; se prioriza conocimiento en ARM o RISC-V, tape-outs y tecnologías 22-65 nm.

La sede es en Rivas-Vaciamadrid, trabajamos de forma presencial con horarios flexibles y jornada completa.