> Markdown version of [/jobs/ext/3905420-ingenieur-en-digital-front-end-asic-fpga-soc-ia-risc-h-f](https://www.wearedevelopers.com/jobs/ext/3905420-ingenieur-en-digital-front-end-asic-fpga-soc-ia-risc-h-f). Every page supports `.md` or `Accept: text/markdown`. Links point to the HTML versions so they work for humans too. Agent guide: [/agents.md](https://www.wearedevelopers.com/agents.md).

---

# Ingénieur en Digital Front-End Asic - Fpga - Soc IA & Risc H/F

- **Company:** ELSYS Design
- **Location:** Montpellier, France
- **Experience:** Starter
- **Salary:** €40,000.0
- **Contract:** Permanent contract
- **Skills:** Artificial Intelligence, Unit Testing, Software Bug Management, Field-Programmable Gate Array (FPGA), SystemVerilog, Verilog, VHSIC Hardware Description Language (VHDL), Vivado, Application Specific Integrated Circuits, Git, Front End Software Development
- **Published:** October 25, 2026
- **Apply:** https://candidat.francetravail.fr/offres/recherche/detail/7181261

## About the Role

Maitrise d'un langage de description RTL (VHDL, Verilog, SystemVerilog).

 - Première expérience en développement d'ASIC ou en prototypage FPGA.
 - Maitrise ou connaissance d'outils de conception tels que Synopsys, Cadence, Mentor, Siemens, Quartus, Vivado.
 - Expérience dans la gestion de versions avec GIT ou un équivalent.
 - Aptitude à travailler en anglais, aussi bien à l'écrit qu'à l'oral.

## Description

En tant qu'ingénieur, vous serez un acteur clé dans le processus de conception de circuits intégrés, avec pour objectif principal l'intégration d'une intelligence artificielle via l'architecture RISC-V.

Voici les différentes tâches associées à la mission :

 - Collaborer activement à la définition des spécifications et de l'architecture du circuit intégré, en contribuant à la conception globale du projet.
 - Développer des descriptions de modules en utilisant des langages tels que VHDL, Verilog ou SystemVerilog, en mettant en avant votre expertise technique.
 - Mettre en oeuvre avec précision la description RTL de ces blocs, en veillant à respecter les normes de qualité élevées.
 - Assurer la vérification approfondie des modules grâce à des tests unitaires et en mettant en pratique la méthodologie UVM pour garantir la fiabilité du circuit.
 - Superviser l'intégration au niveau top du circuit, en veillant à une cohérence optimale entre les différents blocs.
 - Élaborer et exécuter le plan de vérification en étroite collaboration avec l'équipe de vérification, en veillant à l'efficacité des processus.
 - Assurer un suivi proactif du développement, en intervenant sur la correction des bugs et en contribuant à l'enrichissement des fonctionnalités, démontrant ainsi un engagement continu envers l'amélioration du projet.

L'agence de rattachement de cette offre se situe à Nice Sophia-Antipolis.