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# Team Lead Vérification Asic R&D (F/H)

- **Company:** Atos
- **Location:** Tours, France (Remote available)
- **Experience:** Expert
- **Contract:** Permanent contract
- **Skills:** Big Data, C++ (Programming Language), Object-Oriented Software Development, SystemVerilog, Application Specific Integrated Circuits
- **Published:** June 18, 2026
- **Apply:** https://fr.indeed.com/viewjob?jk=7ca5e2198ca5ae63

## About the Role

* Expérience concrète et réussie à la vérification de SoC/ASIC et IP complexes ;
 * Experience avec la méthodologie de vérification UVM ;
 * Expérience en développement d'environnements de vérification Constraint-Random/Coverage-Driven en SystemVerilog/C++ (drivers/ monitors, tests aléatoires contraints, checkers auto-vérifiants et modèle de couverture en SystemVerilog-Covergrourp/SVA) et maitrise de la programmation orientée objet ;
 * Connaissance des outils de simulation et de suivi de couverture ;
 * Efficacité dans la résolution de problèmes par l'identification rapide de leur cause fondamentale et par l'élaboration de correctifs ou contournements., * Un bon relationnel : Excellentes compétences en communication verbale et écrite. Vous savez passer d'une tâche à l'autre et gérer les interruptions ;
 * Un esprit d'équipe : Capacité à travailler de manière collaborative avec des équipes. Vous savez travailler au plus près des développeurs tout en gardant votre libre arbitre ;
 * Une capacité à switcher du français à l'anglais en temps réel et de manière professionnelle dans le cadre d'animation d'ateliers, de réunions, de rédaction des documents techniques et de comptes-rendus de réunions.

## Description

Every day, our teams push the boundaries of what is technologically possible - from next-generation HPC architectures to exascale supercomputers - supported by world-class R&D, more than 1,600 patents, and unique end-to-end capabilities spanning hardware design, software engineering, data science and quantum research. We are a people-centric, innovation-driven company, where collaboration spans Europe, the Americas and India. We share a common vision of a responsible and sustainable innovation that delivers concrete impact for our customers.
Dans le cadre du développement d'ASIC de types contrôleur réseau, routeur, contrôleur de cohérence de cache et processeur à destination des serveurs haut de gamme et haute performance Bull (serveurs « big data » et « exascale »), la mission consiste à participer à la vérification d'un ASIC complexe en utilisant les méthodologies de vérification fonctionnelle « Constraint-Random, Coverage Driven » sous-jacentes au standard de vérification UVM.
Vos missions :

 * Acquérir la connaissance de l'architecture et la microarchitecture de l'ASIC en étudiant les spécifications et en interagissant avec les équipes d'architecture et de design logique ;
 * Rédaction des spécifications de vérification ;
 * Rédaction des plans de test en étroite collaboration avec l'équipe design logique ;
 * Développement des environnements de vérification (UVM-SystemVerilog/C++), les tests et les modèles de couverture ;
 * Suivre, analyser et debugger les erreurs de simulation ;
 * Suivre et analyser les résultats couverture des simulations pour améliorer les tests en conséquence et ainsi atteindre les objectifs de couverture dans les délais impartis., * Si votre profil correspond aux exigences, notre équipe recrutement vous contactera pour faire connaissance et discuter de l'opportunité ;
 * Vous aurez ensuite un ou deux entretiens opérationnels avec le responsable.


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