Intégration SoC d'un FPGA analogique

Contexte : le cluster MIAI et la frugalité matérielle Cette thèse s'inscrit dans le cadre du cluster MIAI (Multidisciplinary Institute in Artificial Intelligence), institut interdisciplinaire d'intelligence artificielle porté par l'Université Grenoble Alpes et labelé « IA Cluster » par l'État dans le cadre du plan France 2030. Étendu régionalement à l'Université Clermont Auvergne et à l'Université Savoie Mont Blanc, MIAI vise à développer une IA embarquée, frugale et fiable, au service des humains et de l'environnement. Au sein de cet écosystème, la chaire Embed-AI porte sur la frugalité matérielle de l'IA. Alors que la frugalité est le plus souvent abordée par le logiciel (compression, élagage, quantification), Embed-AI explore une voie complémentaire encore peu défrichée : repenser l'architecture matérielle elle-même. L'idée directrice est de traiter la donnée au plus près de sa source - sur des noeuds de calcul ultra-basse consommation (« motes ») équipés de processeurs analogiques - afin de réduire les transferts de données, principal poste de consommation énergétique des systèmes d'IA. Ce travail réunit un consortium associant le LPCA et l'Institut Pascal (Clermont), le CEA-LETI et le laboratoire TIMA (Grenoble).

Le projet ARTISTE et les travaux antérieurs ARTISTE (« IA en AURA ») est le projet régional fondateur sur lequel s'appuie ce volet matériel. Son ambition est de concevoir un processeur analogique reconfigurable dédié à l'inférence de réseaux de neurones convolutifs (CNN). Plutôt que de coder l'information en binaire, l'approche exploite directement les propriétés physiques des signaux (tension, courant) pour exécuter des opérations de multiplication-accumulation (MAC) massivement parallèles, à l'échelle de la nanoseconde et à très faible coût énergétique. Les multiplications matrice-vecteur (MVM), qui représentent plus de 99 % des opérations d'un CNN, sont la cible privilégiée de cette accélération.

Deux thèses ont déjà été engagées dans ce cadre :

• Thèse 1 - Coeurs de calcul analogiques. Conception d'un coeur de calcul analogique fondé sur une matrice de micro-MAC. Ces « Analog Tensor Cores » (ATC) ont été conçus et fabriqués ; un premier circuit en technologie 28 nm est fonctionnel et valide l'efficacité énergétique des opérations atomiques analogiques.
• Thèse 2 - Matrice d'interconnexion reconfigurable (en cours d'achèvement). Conception d'un système d'interconnexion analogique reconfigurable, inspiré des FPGA numériques, permettant le routage dynamique des signaux entre ATC tout en préservant l'intégrité du signal et la bande passante. La présente thèse constitue le troisième volet d'ARTISTE. Elle vise à réunir les deux briques précédentes - coeurs analogiques (Thèse 1) et matrice d'interconnexion (Thèse 2) - au sein d'un circuit unique de type « FPGA analogique », et à lever les verrous de programmabilité et d'intégration système qui conditionnent son déploiement réel.

Problématique Disposer de coeurs de calcul efficaces et d'un réseau d'interconnexion flexible ne suffit pas à rendre un tel circuit utilisable. Aujourd'hui, le principal frein de l'IA analogique n'est plus tant la faisabilité matérielle ou la consommation par opération (W/MAC) - démontrées par les travaux antérieurs - que la programmabilité du composant et son intégration au sein d'un système complet (SoC). Pour qu'une « mer » de blocs analogiques puisse héberger un réseau de neurones profond, il faut un mécanisme capable de configurer les poids, de piloter les interconnexions, et de reconfigurer dynamiquement la topologie de calcul lorsque les couches du réseau se succèdent. Ce pilotage doit être assuré sans devenir lui-même un goulot d'étranglement énergétique ou temporel, et sans sacrifier l'avantage de frugalité qui justifie l'approche analogique. C'est ce verrou - doter le circuit mixte d'un coeur de contrôle embarqué et d'un mécanisme de reconfiguration dynamique efficace - qui constitue le coeur de cette thèse.

Objectifs scientifiques et verrous L'objet principal de cette thèse est l'étude et l'intégration d'un processeur de contrôle au sein du circuit mixte, afin de piloter de manière optimale les interconnexions analogiques et d'assurer la reconfiguration dynamique de la matrice. Le livrable visé au terme des trois ans est un circuit fonctionnel piloté, capable d'héberger et d'exécuter un réseau de neurones profond. Un second volet, plus limité, fournira la preuve de concept logicielle nécessaire à la validation de l'ensemble.

Objectif central - Intégration d'un coeur de contrôle (RISC-V) et reconfiguration dynamique Il s'agit d'intégrer un processeur de type RISC-V chargé du contrôle interne de la matrice de blocs analogiques. Le défi central est la conception de l'interface entre le monde numérique (instructions du coeur de contrôle, configuration) et le monde analogique (programmation des poids, pilotage des interconnexions, gestion des convertisseurs A/N et N/A). Les verrous scientifiques principaux sont :

• définir une architecture SoC en co-conception matériel/logiciel où le coeur RISC-V reconfigure les blocs analogiques en temps réel sans devenir un goulot d'étranglement énergétique ;
• placer stratégiquement les convertisseurs A/N et N/A pour minimiser latence et consommation tout en préservant l'intégrité des données ;
• assurer un transfert de signal rapide et constant quelle que soit la localisation spatiale des données dans la matrice ;
• concevoir et évaluer le mécanisme de reconfiguration dynamique de la topologie de calcul d'une couche à l'autre du réseau déployé, qui constitue la contribution centrale de la thèse.

Volet de support - Chaîne de déploiement (preuve de concept) Pour démontrer et valider le circuit, la thèse développera un flot logiciel minimal permettant de mapper un réseau de neurones réel sur la puce. L'objectif n'est pas de résoudre le problème général de la compilation pour l'IA analogique, mais de fournir la chaîne de bout en bout nécessaire à la validation expérimentale. Ce flot devra :

• prendre en entrée un modèle issu des bibliothèques standards (PyTorch, TensorFlow), via un format pivot tel qu'ONNX ;
• appliquer une quantification (et, le cas échéant, un élagage) adaptée aux contraintes de précision du calcul analogique ;
• générer le code de configuration du coeur RISC-V réalisant le mapping du réseau sur la matrice d'ATC. L'industrialisation de ce flot - traduction automatique d'opérations de haut niveau (convolutions, pooling) en graphes de flux de données pipelinés, optimisation générale du déploiement - relève d'un travail ultérieur (thèse ou ingénierie dédiée) et n'entre pas dans le périmètre prioritaire de ce sujet.

Approche méthodologique La méthodologie repose sur une co-conception matériel/logiciel étroitement intégrée, structurée en une boucle itérative de modélisation, prototypage et validation expérimentale :

• Modélisation système de haut niveau : établir un modèle fonctionnel du processeur mixte pour explorer les architectures, simuler les flux de données et les chemins critiques, et fixer les spécifications (taille et agencement de la matrice d'ATC, bande passante, besoins de conversion A/N-N/A, contraintes physiques de l'analogique).
• Conception de l'architecture SoC : intégration du coeur RISC-V, définition du jeu d'instructions / des mécanismes de configuration, et conception des interfaces numérique-analogique.
• Développement du flot de déploiement : implémentation d'une chaîne logicielle minimale (Python/C++) depuis ONNX jusqu'au code de configuration, suffisante pour valider le circuit sur un réseau réel.
• Validation itérative : à chaque itération, confrontation des résultats de simulation aux contraintes physiques réelles, afin d'affiner le co-design et d'optimiser l'ensemble du système., Présentation établissement et labo d'accueil

Institut Pascal, université clermont Auvergne

L'explosion des besoins de calcul de l'intelligence artificielle se heurte aux limites énergétiques des architectures numériques traditionnelles. Le projet ARTISTE explore une voie de rupture : exploiter directement les propriétés physiques de l'électronique analogique (tension, courant) pour réaliser des opérations de multiplication-accumulation massivement parallèles, à l'échelle de la nanoseconde et à très faible consommation. Ces opérations matrice-vecteur représentent plus de 99 % des calculs d'un réseau de neurones convolutif.

Deux thèses ont déjà jalonné ce projet : la première a conçu et fabriqué des cœurs de calcul analogiques (Analog Tensor Cores), validés sur un premier circuit fonctionnel en technologie 28 nm ; la seconde, en cours d'achèvement, a développé une matrice d'interconnexion analogique reconfigurable inspirée des FPGA numériques.

Cette thèse constitue le troisième volet du projet. Son objectif est de réunir ces deux briques au sein d'un circuit unique de type « FPGA analogique » et de lever le verrou central de sa programmabilité : l'intégration d'un processeur de contrôle (de type RISC-V) chargé de piloter de manière optimale les interconnexions et d'assurer la reconfiguration dynamique de la topologie de calcul lorsque les couches du réseau se succèdent. Le défi scientifique majeur réside dans la conception de l'interface entre le monde numérique (instructions, configuration) et le monde analogique (programmation des poids, pilotage des interconnexions, gestion et placement des convertisseurs A/N et N/A), sans que ce pilotage ne devienne un goulot d'étranglement énergétique ou temporel.

Le livrable visé est un circuit fonctionnel piloté, capable d'héberger et d'exécuter un réseau de neurones profond. Un volet logiciel plus limité fournira une chaîne de déploiement minimale (depuis un modèle PyTorch/TensorFlow via ONNX jusqu'au code de configuration de la puce) permettant de valider expérimentalement l'ensemble.

La méthodologie repose sur une co-conception matériel/logiciel structurée en une boucle itérative de modélisation haut niveau, conception SoC, prototypage et validation expérimentale.

Master en microélectronique, conception de circuits ou électronique des systèmes.

• Connaissances en architecture des processeurs (RISC-V) appréciées.
• Compétences en développement logiciel (Python/C++) et familiarité avec les frameworks d'IA (TensorFlow/PyTorch).
• Connaissance des systèmes mixtes numérique/analogique, pour appréhender les contraintes du matériel cible (bruit, latence, conversion).
• Bonnes capacités de communication, à l'écrit (anglais) comme à l'oral (anglais ou français).

01/09/2026

Nature du financement

Autre financement public

Précisions sur le financement

Contrat doctoral, 3 ans, à pourvoir. Cadre : projet ARTISTE / chaire Embed-AI du cluster MIAI (France 2030).

Intégration SoC d'un FPGA analogique pour l'inférence de réseaux de neurones profonds : coeur de contrôle et reconfiguration dynamique, Intégration SoC d'un FPGA analogique pour l'inférence de réseaux de neurones profonds : coeur de contrôle et reconfiguration dynamique Champs scientifiques * Sciences de l'ingénieur, Calcul analogique, ASIC, FPGA analogique, RISC-V, SoC, IA embarquée, frugalité, réseaux de neurones convolutifs, reconfiguration dynamique, signal mixte. Établissement / Laboratoires Université Clermont Auvergne - LPCA, Institut Pascal, en collaboration avec le CEA-LETI et le laboratoire TIMA. Cluster MIAI.