Intégration SoC d'un FPGA analogique

Disposer de coeurs de calcul efficaces et d'un réseau d'interconnexion flexible ne suffit pas à rendre un tel circuit utilisable. Aujourd'hui, le principal frein de l'IA analogique n'est plus tant la faisabilité matérielle ou la consommation par opération (W/MAC) - démontrées par les travaux antérieurs - que la programmabilité du composant et son intégration au sein d'un système complet (SoC). Pour qu'une « mer » de blocs analogiques puisse héberger un réseau de neurones profond, il faut un mécanisme capable de configurer les poids, de piloter les interconnexions, et de reconfigurer dynamiquement la topologie de calcul lorsque les couches du réseau se succèdent. Ce pilotage doit être assuré sans devenir lui-même un goulot d'étranglement énergétique ou temporel, et sans sacrifier l'avantage de frugalité qui justifie l'approche analogique. C'est ce verrou - doter le circuit mixte d'un coeur de contrôle embarqué et d'un mécanisme de reconfiguration dynamique efficace - qui constitue le coeur de cette thèse., Having efficient computing cores and a flexible interconnection network is not sufficient to make such a circuit usable. Today, the main obstacle for analog AI is no longer so much hardware feasibility or energy per operation (W/MAC) - demonstrated by previous work - as the programmability of the component and its integration within a complete system (SoC). For a 'sea' of analog blocks to host a deep neural network, a mechanism is needed to configure the weights, drive the interconnections, and dynamically reconfigure the computing topology as the network layers are executed in sequence. This control must be achieved without itself becoming an energy or timing bottleneck, and without sacrificing the frugality advantage that motivates the analog approach. This challenge - equipping the mixed-signal circuit with an embedded control core and an efficient dynamic reconfiguration mechanism - is the core of this PhD thesis.

• Master en microélectronique, conception de circuits ou électronique des systèmes. * Connaissances en architecture des processeurs (RISC-V) appréciées. * Compétences en développement logiciel (Python/C++) et familiarité avec les frameworks d'IA (TensorFlow/PyTorch). * Connaissance des systèmes mixtes numérique/analogique, pour appréhender les contraintes du matériel cible (bruit, latence, conversion). * Bonnes capacités de communication, à l'écrit (anglais) comme à l'oral (anglais ou français).
• Master's degree in microelectronics, circuit design or electronic systems. * Knowledge of processor architecture (RISC-V) would be appreciated. * Software development skills (Python/C++) and familiarity with AI frameworks (TensorFlow/PyTorch). * Knowledge of mixed digital/analog systems, in order to understand the constraints of the target hardware (noise, latency, conversion). * Good communication skills, in writing (English) and orally (English or French).

Début de la thèse : 01/10/2026

Nature du financement

Autre financement public

Précisions sur le financement

Intégration SoC d'un FPGA analogique pour l'inférence de réseaux de neurones profonds : coeur de contrôle et reconfiguration dynamique // SoC Integration of an Analog FPGA for Deep Neural Network Inference: Control Core and Dynamic Reconfiguration, Intégration SoC d'un FPGA analogique pour l'inférence de réseaux de neurones profonds : coeur de contrôle et reconfiguration dynamique // SoC Integration of an Analog FPGA for Deep Neural Network Inference: Control Core and Dynamic Reconfiguration Champs scientifiques * Electronique, Conception de l'architecture SoC, Modélisation système de haut niveau, RISC-V, reconfiguration dynamique Dynamic reconfiguration, Hight level modeling, RISC-V, Soc Design, ANR Financement d'Agences de financement de la recherche Présentation établissement et labo d'accueil Université Clermont Auvergne Etablissement délivrant le doctorat Université Clermont Auvergne