Ingeniero RTL ASIC - Diseña SoCs con Verilog/SystemVerilog
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Role details
Tech stack
Job description
Cipherbit-Grupo Oesía busca un/a profesional para unirse a un equipo multidisciplinar que diseña, desarrolla e integra soluciones ASIC/SoC de alto valor.
Se valorará experiencia de 6 años en diseño digital ASIC, Verilog/SystemVerilog, RTL y verificación funcional con herramientas Cadence/Synopsys; se prioriza conocimiento en ARM o RISC-V, tape-outs y tecnologías 22-65 nm.
La sede es en Rivas-Vaciamadrid, trabajamos de forma presencial con horarios flexibles y jornada completa.
Requirements
Se valorará experiencia de 6 años en diseño digital ASIC, Verilog/SystemVerilog, RTL y verificación funcional con herramientas Cadence/Synopsys; se prioriza conocimiento en ARM o RISC-V, tape-outs y tecnologías 22-65 nm.
Benefits & conditions
La sede es en Rivas-Vaciamadrid, trabajamos de forma presencial con horarios flexibles y jornada completa.
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