Ingeniero Fpga - Diseño, Verificación E Ip Cores
Grupo Oesía
Ciudad Real, Spain
14 days ago
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Role details
Contract type
Permanent contract
Employment type
Full-time (> 32 hours)
Working hours
Regular working hours
Job source
Tech stack
Field-Programmable Gate Array (FPGA)
Tcl (Programming Language)
VHSIC Hardware Description Language (VHDL)
Working Model 2D
Vivado
Scripting
Job description
Grupo Oesía busca un Ingeniero/a FPGA para diseñar, desarrollar e integrar soluciones de alto valor. Trabajarás en un equipo multidisciplinar para convertir conceptos en hardware de criptografía y seguridad, con énfasis en verificación, simulación y desarrollo RTL en VHDL para plataformas Xilinx.Se valorará experiencia con Zynq y Ultrascale+, Vivado, IP cores y scripting TCL/XSCT. Modelo de trabajo híbrido en Valdepeñas.#J-*****-Ljbffr
Requirements
Se valorará experiencia con Zynq y Ultrascale+, Vivado, IP cores y scripting TCL/XSCT. Modelo de trabajo híbrido en Valdepeñas.
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