Ingénieur Conception d'IP - digital design engineer
Role details
Job location
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Job description
- Un cadre de travail épanouissant, stimulant et collaboratif, nous sommes certifiés entreprise où il fait bon vivre !
- Des projets innovants et variés.
- La possibilité de se perfectionner continuellement avec des formations internes.
- Des perspectives d'évolution de carrière.
- Un accompagnement individualisé avec un programme de développement du potentiel humain.
- Un programme de cooptation.
Et bien sûr, nous prenons en charge 70% de votre mutuelle santé et encourageons financièrement la mobilité douce., Step Up renforce sa division Digital Design ! Vous êtes passionné par le RTL, l'optimisation de pipelines hautes performances et les architectures hardware de demain (Smart Edge, Vision, IA) ? Rejoignez une équipe d'experts et relevez des défis techniques sur les dernières technologies de pointe.
️ Vos Missions : De l'Architecture au Bitstream En tant qu'Ingénieur Conception IP, vous êtes au cœur du développement hardware : Design RTL & Architecture : Conception de blocs complexes en VHDL / Verilog / SystemVerilog (Datapaths DSP, pipelines haut débit, FSM). Implémentation FPGA : Maîtrise du flux complet sous Xilinx Vivado (Synthèse, P&R, fermeture de timing) sur cibles UltraScale+ et Versal. Vérification & Qualité : Développement de testbenches, simulations et debug sur cible via ILA/VIO. Optimisation High-Tech : Maximisation de l'usage des ressources (LUT, BRAM, DSP) pour des solutions à faible latence et basse consommation. Intégration Système : Mise en œuvre de protocoles AXI, intégration d'IP et collaboration avec les équipes Software & Algo.
Requirements
Votre Profil : L'expert Xilinx Formation : Ingénieur ou Master en Électronique / Systèmes Embarqués. Expérience : Minimum 3 ans d'expérience confirmée sur la suite Xilinx Vivado.
Hard Skills : Maîtrise parfaite du VHDL/Verilog et de la STA (Static Timing Analysis). Connaissance des contraintes .XDC. Usage d'outils de simulation (ModelSim, xsim). Soft Skills : Esprit d'équipe, curiosité pour l'IA Edge et le RISC-V, et capacité à travailler dans un environnement bilingue (Français/Anglais).
Les "Plus" qui font la différence Expérience sur SoC Versal ou Virtex-7. Compétences en scripting (TCL / Python) pour l'automatisation de flows EDA. Notions de méthodologie UVM.
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