Ingénieur en Vérification UVM pour cible ASIC / FPGA / SOC F/H

ELSYS Design
Canton d'Antibes-1, France
8 days ago

Role details

Contract type
Permanent contract
Employment type
Full-time (> 32 hours)
Working hours
Regular working hours
Languages
French, English
Experience level
Junior
Compensation
€ 18K

Job location

Canton d'Antibes-1, France

Tech stack

C++
Code Coverage
Embedded C
Perl
Field-Programmable Gate Array (FPGA)
Python
Specman
SystemVerilog
Tcl (Programming Language)
Verilog
VHDL
Application Specific Integrated Circuits
Backend
Script Language

Job description

Nous recherchons un ingénieur en microélectronique, justifiant d'une première expérience réussie en vérification au niveau IP ou system (top level) de SoC.

Voici l'ensemble de vos responsabilités : Capacité à rédiger et critiquer des plans de vérification précis et faciles à réutiliser.

Expertise avancée dans le développement de code réutilisable et scalable, avec une profonde maîtrise du System Verilog et une compétence avérée en méthodologie UVM.

Solide compétence dans la planification exhaustive et l'écriture précise de la couverture fonctionnelle ainsi que la couverture de code (coverage) pour assurer une vérification rigoureuse.

Maîtrise avancée des langages de script tels que Python, Perl, Tcl, démontrant la capacité à concevoir des scripts pour automatiser et optimiser les nouveaux flux de travail de vérification.

Familiarité approfondie avec les outils de pointe et les processus avancés liés au développement de bancs de tests, englobant tous les aspects du cycle de vérification (Siemens / Cadence / Synopsys)

Expérience significative avec les langages C/C++, attestant de la capacité à rédiger des tests de base en C pour renforcer la vérification système globale.

Communication facile pour échanger avec les autres membres de l'équipe et les autres métiers (design / DFT / backend)

Requirements

Ingénieur en micro-électronique de formation, vous justifiez d'une première expérience significative en Vérification de code RTL avec la méthodologie UVM.

De plus vous avez déjà acquis les compétences suivantes : Maîtrise étendue de la vérification de System-on-Chip (SoC) en utilisant la méthodologie UVM.

Expertise approfondie dans la conception et l'implémentation de tests dirigés en langage C, illustrant une polyvalence technique.

Excellente compétence dans l'utilisation de langages de programmation variés, tels que VHDL, Verilog/SystemVerilog, C embarqué, Specman.

Capacité à aborder les défis de la vérification de manière holistique, en adaptant les langages aux exigences spécifiques de chaque situation.

Aisance en anglais, aussi bien à l'oral qu'à l'écrit, facilitant une communication efficace au sein d'équipes internationales.

Benefits & conditions

Avantages Salariaux

10 jours de RTT par an

Allocation repas ou Titre restaurant presque intégralement pris en charge

Mutuelle Santé Famille

Compte Epargne Temps

Participation et Intéressement

Prime de cooptation de 1000 ou 1500 €

Prime de vacances

Prime Transport de 200 € net par an et 50 € brut mensuel.

About the company

L'agence de rattachement de cette offre se situe à Valbonne-Sophia-Antipolis., ELSYS Design, c'est à l'origine l'histoire de deux ingénieurs, Radomir & François, qui ont choisi de fonder une entreprise spécialisée dans les systèmes embarqués. Vous trouverez trois principaux domaines d'expertise chez ELSYS Design : la micro-électronique (FPGA, ASIC, SoC…), la carte électronique et le logiciel embarqué. Nous les mettons en œuvre au sein de nos bureaux d'études pour réaliser des solutions complètes, ou directement chez nos clients multisectoriels pour les aider à relever les défis liés à la conception et au développement de leurs technologies de pointe. Nos fondateurs, business managers et équipes techniques sont tous ingénieurs de formation. Ils sont animés par une passion commune pour la technique, qui constitue un élément important de notre identité.

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