Ingénieur Digital Design (ASIC / FPGA) - Spécialisation RTL

Développer, mettre à jour et maintenir des modules RTL à partir de spécifications fonctionnelles et micro-architecturales. Rédiger du code Verilog/SystemVerilog fiable, optimisé et conforme aux bonnes pratiques. Concevoir et implémenter des testbenches complexes ; participer ou conduire la vérification fonctionnelle. Collaborer étroitement avec les équipes architecture et algorithmie pour analyser les contraintes, effectuer des trade-offs et affiner la micro-architecture. Réaliser les étapes du flow ASIC : synthèse logique, analyse timing, estimation/optimisation de puissance via outils EDA (DC, PrimePower?). Analyser les rapports (timing, area, power, utilisation FPGA), identifier les points critiques et proposer des optimisations. Supporter l?intégration et la validation FPGA : debug, optimisation et suivi des implémentations. Produire la documentation technique (micro-architecture, interfaces, verification plans, guides d?intégration).

RTL Design : Verilog, SystemVerilog Flow ASIC : synthèse logique, power analysis, timing analysis Outils EDA : Design Compiler (ou équivalent), PrimePower Flow FPGA et implémentation Environnements de simulation et vérification Scripting : Shell, TCL Gestion de versions : Git, SVN Bonne compréhension des architectures SoC/IP

Appréciées

Connaissances en architecture hardware Protocoles de communication numériques Micro-architecture, optimisation performance/consommation Méthodologies de verification avancée (SystemVerilog, assertions, coverage)

Soft Skills recherchés

Autonomie et capacité d'initiative Rigueur analytique et forte capacité de résolution de problèmes Communication claire et travail en équipe Capacité à collaborer avec des profils architecture, algo, verification et implémentation, 5 à 7+ ans d?expérience en digital design (ASIC et/ou FPGA) Formation Bac+5 en Électronique, Électrique, Informatique ou domaine associé