Ingénieur Vérification Digitale - Vérification Uvm H/F
Adentis
Canton de Grenoble-2, France
19 days ago
Role details
Contract type
Permanent contract Employment type
Full-time (> 32 hours) Working hours
Regular working hours Languages
French, English Experience level
SeniorJob location
Remote
Canton de Grenoble-2, France
Tech stack
Field-Programmable Gate Array (FPGA)
SystemVerilog
Verilog
VHDL
Job description
Intégré.e au sein de nos équipes, vous participerez à la vérification d ASICs ou de SoC sur l'une ou plusieurs des étapes suivantes :
- Définition du testplan
- Développement des environnements de test en SystemVerilog UVM (génération pseudo-random + couverture fonctionnelle)
- Exécution des tests
- Analyse des problèmes
Requirements
De formation Ingénieur en Microélectronique, vous avez une expérience significative en vérification d'ASICs/FPGA avec la méthodologie UVM.
Vous avez une maîtrise étendue des langages comme VHDL, Verilog/SystemVerilog et connaissez aussi la programmation en embarqué (C).
Vous savez être force de proposition et êtes capable d'interagir avec des équipes à l'international (anglais et français courants).
